Download List

Descripción del Proyecto

Signs is a development environment for hardware designs in various hardware description languages. The tackled tasks are compilation, synthesis, simulation, and testing of designs. Due to the integration of these main areas, it provides the ability to debug designs in an all-embracing manner by switching between source code, netlist, and simulation. Supported languages include VHDL and the ISCAS benchmark format. Signs comes in two flavors: a command-line only version useful for processing and analyzing large netlists and as an Eclipse plugin for hardware design and simulation.

System Requirements

System requirement is not defined
Information regarding Project Releases and Project Resources. Note that the information here is a quote from Freecode.com page, and the downloads themselves may not be hosted on OSDN.

2007-01-10 17:26
0.6.3

Aunque el foco de la liberación está claramente en correcciones de errores, también hay algunas mejoras de características, tales como un mayor apoyo en banco de pruebas y netlist mejorado y puntos de vista simulador. El compilador de VHDL tiene soporte para los subprogramas ahora y elaboración de diseños de grandes es mucho más rápido debido a la manipulación contexto más favorable. Internamente, la capa de representación intermedia fue limpiado, objetos para formar un medio apropiado de los árboles ahora.
Tags: Major bugfixes
While the release focus is clearly on bugfixes,
there are also some feature improvements, such as
enhanced test bench support and improved netlist
and simulator views. The VHDL compiler has support
for subprograms now and elaboration of big designs
is much faster because of improved context
handling. Internally, the intermediate
representation layer was cleaned up, so
intermediate objects form a proper tree now.

2006-06-23 19:36
0.6.2

Además de muchas correcciones de errores, esta versión incluye un plugin de Eclipse que incluye una mejora de nuevos signos de la consola, la mejora de autobuilder, y resumen de vista de navegación. El compilador de VHDL tiene soporte para la elaboración de atributos y el estilo de las declaraciones VHDL87 archivo, y los informes precisos para la ubicación de la fuente anotaciones netlist y mensajes de error. Las nuevas características de esta versión son una interfaz experimental de Berkeley SIS, BLIF salida netlist, víbora y la generación de comparación, y mejor soporte para bancos de prueba.
Tags: Minor feature enhancements
Besides many bugfixes, this release features an improved Eclipse plugin that includes a new Signs console, autobuilder improvements, and outline view navigation. The VHDL compiler has support for attribute elaboration and VHDL87 style file declarations, and reports precise source locations for netlist annotations and error messages. New features in this release include an experimental Berkeley SIS interface, BLIF netlist output, adder and comparator generation, and better support for test benches.

2006-05-06 01:44
0.6.1

AMP / generación de árbol, ni para netlists ISCAS se haya fijado (limitada) de apoyo para la elaboración de la señal seleccionada cesión ha sido añadido, CLA (víbora) de generación se ha fijado, el espectador netlist tiene botones de la barra de herramientas adicional para acceder a las funciones de procesamiento de volteo y de la netlist plug-in de Eclipse, la selección de la señal del ratón se ha fijado, y la hormiga script ya no falta en la distribución de código fuente.
Tags: Major bugfixes
NAND/NOR tree generation for ISCAS netlists has been fixed, (limited) support for selected signal assignment elaboration has been added, CLA (adder) generation has been fixed, the netlist viewer has additional toolbar buttons to access dump and netlist processing functions from the Eclipse plugin, mouse signal selection has been fixed, and the Ant build script is no longer missing from the source distribution.

2006-04-28 08:31
0.6.0

Esta versión incluye un analizador de VHDL nuevo JavaCC base que soporta un subconjunto VHDL mucho más grande que antes. La interfaz gráfica ha sido retirado y en su lugar una Signos plugin de Eclipse se ofrece a la entrada del diseño y la exploración. Por otra parte, las señales pueden volcar (y leer rápidamente de nuevo en) la colección de archivos intermedios y netlists. Para las pruebas asistido por ordenador, la ATPG y módulos Faultsim han mejorado enormemente.
Tags: Major feature enhancements
This release includes a new JavaCC based VHDL
parser that supports a much bigger VHDL subset
than before. The GUI has been removed and instead
a Signs Eclipse plugin is offered for design entry
and exploration. Furthermore, Signs can dump out
(and quickly read back in) intermediate library
files and netlists. For computer-aided testing,
the ATPG and Faultsim modules have been vastly
improved.

2005-12-10 07:07
0.5.7

Este comunicado aparece un montón de ATPG / correcciones de errores Faultsim y mucho netlist visor mejorado, que se ocupa de los buses correctamente. Rendimiento de la manipulación de grandes netlists fue mejorada.
Tags: Major bugfixes
This release featured lots of ATPG/Faultsim bugfixes and a much improved netlist viewer, which handles busses correctly. Performance of the handling of large netlists was improved.

Project Resources